【導讀】隨著光芯片傳輸速率的提高，傳統的RC提取工具是否已經達到了瓶頸？面對多種工藝，更小的互聯尺寸，如何才能實現寄生參數的精確提?。坑袥]有一種低迭代，智能的無源建模方法？
01 光芯片市場概況
得益于三大下游市場（電信、數據中心、消費電子）需求的持續井噴，2021年光芯片市場規模將爆發式增長，達到25億美元。從細分市場份額來看，電信占60%，數據中心占30%，消費電子占10%。
光芯片行業，具有極高的技術壁壘和復雜的工藝流程。因此，光芯片在光器件／光模塊中成本占比較大。對于高速光模塊（>25Gbps），芯片的成本占比約為60％左右。相較于電芯片，目前光芯片市場規模較小，主要采用垂直一體化的IDM運營模式。但伴隨VCSEL芯片的消費電子市場打開，將逐步興起設計公司+專業代工的模式。
02 光芯片電磁仿真的挑戰
1.更高的數據傳輸速率
當前主流的光芯片接口速率為單通道56Gbps，業界最先進的可達到112Gbps，相信隨著工藝的進步和終端用戶對數據吞吐的進一步需求，速率會更高。從無源參數提取的角度，這是個寬頻的應用，最高的頻率已經達到毫米波。在如此復雜的電磁環境下，寄生參數的特性具有頻變的特性，同時為了滿足仿真精度必須要包含空間的電磁耦合。這些需求給電磁仿真器提出了更高的要求。
2.版圖規模極大地增加
光芯片的集成度越來越高，都在往SOC的方向去實現。根據我們實際項目的經驗，四通道光芯片版圖的尺寸為1至2平方毫米，隨著通道數增多，則版圖尺寸會進一步的增大。除了必要的電感和互聯外，版圖還包括了大量的高密度電容結構，這些結構將仿真的規模提高了一個數量級。在端口方面，普通版圖的電磁仿真通常需要50個左右的端口，而光芯片需要應對的端口數量翻了幾倍，最高甚至可以達到500個，這使得設計者在有限的硬件資源下很難快速得到精確的仿真數據。
3.復雜的多工藝場景
光芯片設計需要充分利用不同工藝的優勢，來提高電路的性能。目前主流的工藝包括CMOS 和SiGe Bi-CMOS。CMOS 工藝是低功耗設計首要的選擇，但它的噪聲性能相對較差，跨阻增益和帶寬指標也劣于 SiGe 工藝。SiGe BiCMOS 高于 CMOS 的優異性能使得設計具有高性能的高速電路成為可能，同時它還將功耗限制在可接受的水平。對于電磁提取來說，需要針對不同工藝下的襯底結構、金屬層次等進行有針對性的建模，才能更好的對信號損耗進行模擬。
綜上所述，在光芯片設計中我們將面對“更高的數據傳輸速率、版圖規模極大增加及復雜的多工藝場景”等諸多挑戰。接下來，我們將為您介紹芯和光芯片電磁仿真EDA解決方案是如何一步步解決上述難題的。
03 芯和光芯片電磁仿真EDA解決方案
光通信芯片設計一般指的是如下紅色虛線范圍內的模塊設計，包括TIA/EQ/CDR/Driver。本文我們介紹的解決方案希望能幫助設計師針對所有這些模塊進行高效的無源結構提取、建模和優化。
圖1 芯和EDA光芯片設計方案
1.無源結構快速提取
我們提供了一種基于Cadence Virtuoso設計平臺的提取工具IRIS，并通過了代工廠在CMOS/ SiGe工藝上的嚴格認證。IRIS結合3D全波求解技術，滿足從DC到毫米波段的提取精度要求。使用者可以靈活運用多線程/多核技術、MPI多機處理將復雜的仿真問題分片化，提高仿真的效率。
圖2 快速的電磁提取方案-IRIS
2.無源結構高效建模
我們提供了基于神經網絡算法的無源器件定制平臺iModeler。它內建了多套面向光芯片設計的電感模板。使用者利用模板內的多種輔助選項，可輕松實現電感的多項指標優化。
圖3 一站式建模流程-iModeler
04驗證對比
運用以上的解決方案，我們針對CTLE模塊中的小電感進行了實測對比，發現IRIS的結果在DC-300G整個頻率范圍內和測試都吻合的很好，最大偏差僅在4%以內。
圖4 仿真測試結果對比
05 總結
本文介紹了光芯片設計在電磁仿真方面面臨的三大挑戰，即更高的數據傳輸速率、版圖規模極大增加及復雜的多工藝場景。芯和半導體針對這些挑戰，推出了高效的光通信芯片電磁提取解決方案：利用IRIS/iModeler軟件，實現了快速高精度電磁提取，無源器件優化建模等應用，極大地降低了設計師的迭代次數和產品投放市場周期。
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